LC振荡电路老是漂 [复制链接]

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[quote=朱霸杰]大佬，那个拍频振荡器也用lc的才好玩啊。[/quote]

俺是菜鸟,你那要求是整机在开机5分钟开始,频飘要在500ppb级,石英晶体振荡器不作温补都难办,所以那个拍频振荡器也做成lc振荡器要你这出题的亲自出马来研究了

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您是高手,佩服!

我用φ2mm的铜线绕过空心线圈,在22mhz空载q值只做到了280,但是一套上屏蔽腔空载q值就下来了,不到200,再大就没做出来过.

也许可以换一种方式,做u段的空腔谐振器,采取铁镍钴的超因瓦合金基材,镀较厚的银(0.1---0.2mm左右)作导电层,再镀0.13μm的黄金抗氧化,恒温,这样一来空载q值可以上千,最后将此信号数字分频给拍频振荡器用,这样一来就可以解决体积的问题,您看如何?

至于那个不到1mhz的可变频率振荡器,则按照您的办法制造

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[quote=范工]我完全同意您的观点。我那么说其实真正的目的在于说dds和pll并不是业余制作的唯一的选择。对业余制作来说，那种用频率计+误差反馈的方式也不错，至少比pll设计制作简单，比dds噪声低（没试过，瞎想的）。[/quote]

是的，您说的没错，lc振荡器的输出如果做得好的话是不错的。不过正如楼主的问题，容易飘。我们还记得70型收信机吗？那曾经是双边带接收机房的核心设备，地位好高的。我们知道70机也算是lc振荡器接收机的巅峰之作。可是，那也不过使用lc做二本振，一本振是晶体的。为什么呢？因为lc振荡器频率过高后稳定度下降。上面有朋友谈到这个问题，他的观点很正确。

大家可以试试，使用电视机中周制作的1-2mhz振荡器，经充分预热后，它在几分钟内的漂移可以小于100hz。而10-20mhz的振荡器就很难在相同条件下控制在漂移小于1000hz，通常能控制在小于10khz就横横地好了。我们也没必要要求他更好，以便在成本和质量方面达成折中。

楼主说他的振荡器有漂移，其实在5mhz时，这漂移不大于5khz就说明制作很成功，如果能做到不大于500hz，那就要像制作手表那样精确地调试，而且很难稳得住。如果楼主做到的话，那才是高手，那比eeprom不知高了多少倍了，真的，不吹牛赛。

所以我并不太同意使用一般的lc本振，在这个观点上我是赞同ba6bf的看法的。

所以我仍然建议，使用lc振荡器做pll的vco，产生本振输出。这pll被dds控制，以得到精细的频率步进。同时，由于dds的工作频率下降，可以省去寻找高频晶振的麻烦，使用相对低频的晶振以便得到较好的频率稳定度，甚至可以使用更好的通信机专用晶振，省得愣说30ppm的高频晶振是补品。我们知道100mhz以上30ppm的晶振很难找，但对于通信爱好者，那质量算不上补品。如果你是制作计算机显卡、声卡，那算是补品了。

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[quote=范工]老兄，我在这个贴子里说的是测频加反馈的稳频方式，不是单纯的自由振荡lc.其本质还是pll。其最原始的出处是东欧某共党国家的火腿设计的（具体哪国记不清了），看看我的链接，都是根据这个原理设计的电路。[/quote]

我粗略的看了这个电路的工作原理，我觉得按照这个原理制作的振荡器应该可以达到一个比较高的长期稳定性，但是短期的频率波动（可不可以认为是相位抖动？我不敢确定是这个概念）肯定要要远大于pll和自由振荡lc。

pll的频率控制是以相位为单位的，而这种测频加反馈的稳频方式可能是以hz甚至是10hz的为单位控制的。这种控制原理乍一看好象和pll一样是一个闭环的伺服系统，但是从本质上，这两种稳频方式则有着根本上的区别。由于没有深入的分析和计算“测频加反馈的稳频方式”将如何受计时器的计时速度和分辨率的影响，但可以肯定的是，计时器的计时速度和分辨率的高低将直接影响这种lc回路的频率精度和频率稳定度。举个例子来说，如果计时器只能分辨10hz的频率变化，那么以这种原理工作的lc振荡器的频率将在10hz的范围内来回变化。如果计时器一秒种测量10次频率，那么，这种lc振荡器将成为带有10hz调制信号的fm波振荡器。熟悉频率计编程的朋友们应该都知道，计时器的计时速率和分辨率是一对矛盾。分辨率高了，计时速率就下降。计时速率提高了，分辨率就会下降。

所以我个人认为，采用“测频加反馈的稳频方式”工作的振荡器或许获得一个比较好的长期频率稳定度，但是在占用带宽和频率纯净度上可能并不是一个好方法。

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有没有人出优秀的lc振荡器套件啊

[quote=范工]我觉得孰优孰劣不好说，但其实传统的pll系统也是这样误差-纠正-再误差-再纠正的一个闭环控制过程。如果计频器最小分辨率为10hz,也绝不意味着振荡器的频率变化只能在10hz之内，要是它在下一个计数周期开始之前变了100hz呢，频率计不也要发出一个误差信号把它拉回来吗？还有，假如计频器1秒测10次也不意味着它一定带有10hz的调制信号。想想，如果1秒中测了10次但其中五次的频率没变化呢？甚至如果您的振荡器做得好，5分钟内都没变化呢？
我不敢说噪声谁大谁小，因为我没试过。[/quote]

您说的完全正确，这也是我所想要表达的意思，只是您更深入的探讨了可能会发生的情况。

我的意思是，不能看到lc振荡器就说噪音一定小。因为按照这种划分lc振荡器的方式，那么pll也可以可以称为lc振荡器。

那么，我们基本可以这么认为了。从理论上说，只有以完全模拟方式进行工作的lc振荡器才可以算是真正的lc振荡器。而带有数字电路进行环路伺服的lc振荡器应该排除在lc振荡器的范畴以外，当然这是从狭义的角度去看待。

问题又出来了。以完全模拟方式进行工作的lc振荡器，其频率稳定度要达到足以使ssb系统正常工作，其主要难点将集中在系统的结构设计上。而这恰恰是目前国内diy的软肋。

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空心线圈作到200多的q值你还嫌低吗？晕一个先。

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空心线圈作到200多的q值你还嫌低吗？晕一个先。

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在22mhz空心线圈,我这儿的业余条件和不采用超高成本的前提下的单件加工到200多的空载q值已是接近极限的65%以上了,但是要达到300ppb级的频率稳定性,q值还远远不够!所以我提出做上千空载q值的u段谐振腔固定频率微波振荡器再分频后取得拍频信号的方法.

当然,这后面所讲的以吹水为主,用一个恒温的石英晶体振荡器作拍频信号足够达到300ppb级的频率稳定性的水平.

[quote=范工]老兄，我在这个贴子里说的是测频加反馈的稳频方式，不是单纯的自由振荡lc.其本质还是pll。其最原始的出处是东欧某共党国家的火腿设计的（具体哪国记不清了），看看我的链接，都是根据这个原理设计的电路。[/quote]

范工老兄，看过您的链接的。我只是觉得这个电路也不是可优选的方案，所以没有加以评论。况且，这个电路我没有试验过，只能推测，观点难免有错误，不想多讲。下面我粗略地说一说我的看法吧，朋友们如有不同观点可以提出来。

我觉得这电路不能算是pll，因为他的工作原理是频率对比，在原理上与相位对比不同，我们就管它叫作afc，或我们叫它自动频率误差反馈控制系统，或fll，或锁频环。

我们知道相位是一个瞬时参数，只要电路得当，我们对他的测量也是可以在瞬间完成的，比如我们使用乘法器、异或门做相位测量，他们的输出只受到半导体电路的传输延时影响，可以忽略。因此我们说对于pll，它的反馈控制时间，即环路稳定时间取决于环路滤波器的响应时间，而这个时间基本上可以设计为参考信号周期的10-100倍。如果参考频率很高，这个时间就很短。我们又假设参考信号绝对稳定且信噪比无穷大，那么pll电路一旦锁定，其剩余频差就是零。大家都很熟悉pll，所以不再多讲。

而频率这个参数则不同，频率是周期信号的相位变化在一定时间内的积分，显然他不是瞬时参数，所以对频率的测量那也必然需要一定的时间。需要多少时间呢？我们把上面“积分”那句废话重新叙述一遍：假设在n时间内被测信号出现了m个周期，那么被测信号的频率就是m除以n，这就是频率计的基本原理。这就很糟糕，由于小数计数器还没有被发明，所以对于数字电路做成的计数式频率计来说，m和n都是要被取成整数。这种计数方法带来了恐怖的舍入误差，为了减小它，我们就需要使得m和n都足够大，一直大到我们认为这舍入误差足够小为止。为了研究这个误差问题，我们最好在电路上动动脑筋，让m和n这两个参数中至少有一个不存在舍入误差，那么最终频率测量的误差才好被估计出来。我们以一般通用单片频率计7226为例来估计一下测量误差，它的n同步于时钟信号，叫做闸门时间，没有舍入误差，而m则是由被测信号触发，经计数器累加产生的，与时钟不同步，故存在正负1误差。于是不需要计算，我们一眼看出这种频率计的误差特性：测量误差小于正负1hz时，测量时间不能短于1秒；测量误差小于正负10hz时，测量时间不能小于100毫秒。这是最起码的要求。我们还看出一个问题：频率测量的准确性与测量时间成正比。尽管我们可以发烧到购买精密频率计数模块的程度，使得测量误差更小，但这模块同样存在上述误差和时间的比例关系，这才是要害。而且我想一般人也买不起那样的模块，那是100斤面做一个蛋糕，废物点心。

罗嗦半天，就是为了说这么一句话：对以频率计为核心的fll电路来讲，控制越精密，测量时间越长，频率误差的反馈时间也就越长。所以原则上讲他不如pll来得好。我们知道pll不论参考信号是什么频率，最终的锁定频差都是0，而fll显然不具有这个性质，为了减小剩余频差，环路稳定时间就会很长。

另一个问题，pll与fll都需要环路滤波器，否则会出现频率抖动的问题。

pll的环路滤波器我们很清楚了，他的响应时间基本上是参考信号周期的10-100倍，那么fll电路，如我前面所言，为了获得10hz的锁定精准度，我们的频率测量时间最少需要100毫秒。为了不使vco出现明显的相位抖动，同pll一样，我们需要10-100倍于这个时间常数的环路滤波器才行。那么是多长时间呢?1秒到十秒。这是fll电路的一个问题，换频时间慢，或者说换频时间和频率稳定度之间存在矛盾。pll的换频时间取决于参考信号的频率，而fll的换频时间取决于频率测量时间。

就这些，属于推测性的结论。

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