请教PLL鉴相频率的选择 [复制链接]

如果设计一个调制频偏75KHz 的FM立体声调制电路,信道间隔是100KHz, 采用PLL频率合成,不考虑锁相时间,从调制信号的频响特性及相位噪音等方面来考虑,是不是鉴相频率应该尽可能大,比如100KHz.

鉴相频率还是环路滤波器带宽？

BD8AAA:鉴相频率还是环路滤波器带宽？ (2017-01-12 12:05) 

鉴相频率

不懂了，我记得上一次见到低于1M的鉴相频率还是在90年代。
现在的趋势是高鉴相频率，适当偏大的环路带宽，因为参考晶体的相噪通常比VCO好。
如果是VCO直接调制，环路带宽以内的频谱要想办法。

BD8AAA:不懂了，我记得上一次见到低于1M的鉴相频率还是在90年代。
现在的趋势是高鉴相频率，适当偏大的环路带宽，因为参考晶体的相噪通常比VCO好。
如果是VCO直接调制，环路带宽以内的频谱要想办法 .. (2017-01-12 16:48) 

是的,VCO直接调制

bd7bq:是的,VCO直接调制 (2017-01-13 20:07)

没搞过FM广播，所以期待高手来解答。我只能从理论上大致帮忙分析一下。为了低频响应好，通常环路带宽以内得另采取措施。为了避免这个麻烦，就需要把环路带宽设计得比较窄，比如50Hz或者更低。此时，鉴相频率高不了，否则很难锁定。立体声似乎不是直接调制在载波上的，也许可以避免这个问题，如若不受低频响应限制，则可适当提高鉴相频率以增大环路带宽从而改善相噪。
高性能的调制器是先把音频采成数字信号，然后用来改变可变分频器的分频数，实现FM调制。
现在FM芯片不少，直接输出调制好的信号，后面滤波放大就行了，应该很少采用模拟方式来调制了吧。
要想高端一点用个DDS芯片（比如9957应该行）产生。

BD8AAA:没搞过FM广播，所以期待高手来解答。我只能从理论上大致帮忙分析一下。为了低频响应好，通常环路带宽以内得另采取措施。为了避免这个麻烦，就需要把环路带宽设计得比较窄，比如50Hz或者更 .. (2017-01-13 21:11) 

谢谢指教.数字方式我以前用AD9910做过,想琢磨下模拟的调制,立体声是经过编码以后加在VCO上面,50Hz-15KHz内平坦度要做到+/- 0.5dB,(编码后的信号大约是50Hz-53KHz),  一直没有想明白环路滤波器带宽和鉴相频率要怎么设计.

我来尝试回答一下：
1、使用PLL来做FM，PLL环路控制的是中心频率，环路带宽要远小于迭加在VCO的音频信号的最低值。比如音频频率最低是100Hz，环路带宽肯定远小于100Hz，比如10Hz。
2、鉴相频率和环路带宽的关系，就像1bit DAC的转换频率和输出模拟最高频率关系一样。鉴相频率频率远远大于环路带宽，也就是说LPF在鉴相频率上有非常大的抑制能力，输出的信号可以看作是一段信号的直流分量，而不包含鉴相频率。PLL中使用的LPF一般在高频范围，-40dB/dec衰减，可以估算，鉴相频率频率比环路带宽高100倍，可以获得-80dB的抑制。音频DAC一般采用256倍1bit量化，对转换频率的抑制为-96dB。在本例中，如果采用10Hz环路带宽，大于1kHz以上的鉴相频率都是可以接受的，如果用100KHz，当然更好，正好也满足步进要求。
3、现代PLL发展趋势是提高环路带宽，用来增加对PLL输出频率附近更大范围的相位噪声抑制,减少锁定时间，用小数分频的方法解决步进过大的问题。但小数分频又会引入一部分杂散。现在PLL的鉴相器一般都是鉴频鉴相器，环路带宽窄也很容易锁定。