摘 要：介绍一种由ad9851和lmx2306构成的dds+pll结构的锁相环路，具有参数设置灵活、频率稳定度高的优点，根据实验结果对环路指标进行了分析计算。该方案已在实际工程中采用。
关键词：锁相环；ad9851；lmx2306；dds＋pll；频率稳定度
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ad9851是analog devices公司一颗高性能dds芯片，可用于合成各种频率信号、数控振荡器、通信发射机等［１］。lmx2306是national semiconductor公司的一颗高性能频率合成器，用于便携式无线通信设备、无线本地局域网和调谐器等［２］。将ad9851和lmx2306级联，可构成一种dds+pll结构的锁相电路，具有参数设置灵活、频率稳定度高的特点，可广泛用于各种通信设备的时钟同步和无线收发系统。
本文将ad9851和lmx2306组合构成锁相环路，两者的参数设置在系统初始化时通过cpu置入。ad9851的参考频率选为10 mhz，输出5 fc（fc＝１．２２８８ mhz）作为后级lmx2306锁相环的参考信号，lmx2306锁相环输出频率32 fc和50 fc。该方案已在cdma2000基站时钟同步系统中采用［３，４］。在实际应用中，参考频率和输出频率可根据需要灵活调整。
一、dds芯片ad9851的内部结构和参数设置�
ad9851主要由相位累加器、正弦查表、d/a转换器和低通滤波器等组成，如图1所示。图1中的参考时钟由外部供给，用来同步整个合成器的各个组成部分，并作为相位累加器的计数脉冲，参考时钟的频率根据外置控制字选择6倍频或不倍频，最高为180 mhz。相位累加器为一个计数器，在每个时钟脉冲输入时，它的输出就增加一个步长的相位增量值。相位步长的大小由外置控制字fsw控制，一旦给定了相位增量，输出频率也就确定了。正弦查表根据相位累加器的结果寻址，即把相位累加器的输出对应为正弦函数的抽样值。d/a变换器把数字量变成模拟量，低通滤波器起平滑作用并滤掉带外杂散。比较器将正弦波转换为方波。输出信号的初相由fsw的其中5个比特控制，分辨率为１１．２５°。累加器宽度为32 bit，可接收高达32 bit的相位累加步长。时钟输出频率fdds由参考频率fref和相位累加步长ΔＰ根据下式确定：
ad9851的输入参考频率为前级锁相环输出的10 mhz，同时输出5fc的频率作为后级32fc和50fc锁相环的参考频率，由（1）式可得相位累加步长ΔＰ＝２ ６３８ ８２７ ９０７。如果初相设置为０°，选择节电模式，不选择6倍频，则ad9851的40 bit控制字为
40 bit控制字通过并行或串行方式异步置入ad9851的输入数据寄存器。在并行方式，按w0、w1、w2、w3、w4的顺序在置数时钟的上沿逐byte置入。而在串行方式，从w4的lsb到w0的msb在置数时钟的上沿逐bit顺序置入。�
二、lmx2306的内部结构和参数设置
lmx2306可提供灵活的锁相环设计，用于产生稳定的低噪声时钟信号。由lmx2306构成锁相环较为简单，只需增加外置环路滤波和压控振荡器（vcxo）。lmx2306内置一个分频比为8/9的双模前置分频器（以p表示）、一个程序分频器（n）、一个参考分频器（r）和数字鉴相器（pd）。lmx2306参考基准时钟频率5～40 mhz，最大鉴相频率10 mhz，自带锁相检测指示（lock detect），工作电源从2.3～�5.5 v。lmx2306的优势在于其中提供灵活的分频系数，可通过microwire和cpu接口，以实现对其不同的设置。其功能示意图如图2所示。
14位可编程参考分频器r，分频比为3～1 683；前置分频器p，对于lmx2306其前置分频比p固定为8，即p=8；18位程序分频器n，18位程序分频器由5位吞吐分频器a和13位可编程分频器b构成，a分频范围：0～7（a<p），b分频范围：3～8 191且有b≥a，则程序分频器总分频比Ｎ＝Ｐ×Ｂ＋Ａ。
lmx2306内部鉴相频率为Ｆosc／Ｒ，根据图２有以下等式成立：
dds输入至lmx2306的参考频率Ｆin＝５fc，２个锁相环分别输出fosc＝３２fc和Ｆosc＝５０fc。２个锁相环的实际参数设置和鉴相频率如表1所示。�
lmx2306带有标准的spi接口用于上述a﹑b和r参数的设置，用串行方式输入相应寄存器保存。�
三、由ad9851和lmx2306构成的�时钟同步电路
ad9851的外部连线和供电情况如图3所示，端子dds－clk、dds－data和dds－fq－ud与cpu接口，负责ad9851的初始化，即将控制字fsw用串行方式在cpu程序启动时置入。ad9851的16脚和21脚之间接低通滤波器，用来抑制镜像和杂散。dds输入参考频率由9脚引入，为前级锁相环输出的10 mhz。端子dds－out输出频率为5fc，作为后级32fc和50fc锁相环的参考。
50fc锁相环电路的构成如图4所示，端子le、data和clk与cpu接口，负责lmx2306的初始化，即将表1所示的参数用串行的方式在cpu初始化时写入lmx2306的输入数据寄存器。5fc的参考时钟由端子dds�－out输入，输出50fc由vcxo�61.44 m的端子clk�－50fc得到。32fc锁相环电路的构成与图5相似，不同点在于vcxo的振荡频率为39.3216 mhz，环路滤波器的参数也略有差别。f0/ld为锁定检测指示（lock detect），用于故障诊断。
四、实验结果及结论
在实验过程中，测试了在各种异常情况下环路的锁定情况及稳定性。将参考信号断开，vcxo振荡频率维持长时间稳定（超过8 h），其频率稳定度优于±0.05 ppm；在参考信号输入端、vcxo电压控制端和vcxo输出端分别叠加50fc、32fc、10 mhz、1 khz等频率的信号作为干扰，环路功能正常，维持锁定。根据测试结果计算锁相环各项参数指标，结果如表2所示。
改变lmx2306的分频比n，用来模拟vcxo压控灵敏度对环路锁定的影响。当32fc锁相环vcxo的压控灵敏度在0.00091～0.016689 mhz/v范围变化，50fc锁相环vcxo的压控灵敏度在0.000799～�0.006656 mhz/v范围变化时，环路可靠锁定，因此所选环路参数可适应不同厂家晶振带来的分散性。��
参考文献
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［２］national semiconductor corp.．lmx2306 pllatinumtm�lowpower frequency synthesizer for rf personal communication［Ｚ］．2002.
［３］tia/eia/is-2000, introduction to cdma2000 standards for spread-spectrum system［Ｓ］.
［４］tia/eia/is-2000, physical layer standard for cdma2000 spread-spectrum system［Ｓ］.
［５］杨士中．锁相技术基础［Ｍ］．北京：人民邮电出版社，1973�
［６］刘春平．一种新的tdrss扩频调制方式的研究［Ｊ］．电路与系统学报，2002，2（7）：126～128．
［７］刘春平．基于软件无线电的a/d转换技术［Ｊ］．数字通信，1999，2（26）：29～30．
