最近设计的DDS+PLL取得成功!庆祝一下! [复制链接]

方案是ad9851+mc145170,显示学习7kh的led静态显示!最低步进频率100hz,工作范围从4-60mhz设计,4个独立vco,波段控制输出(还没有决定几个波段),4档频率调节速度(100hz,1khz,10khz,100khz),先看看我的实验板!
原理不是用混频的方式,而是ad9851输出一个450khz给pll作为参考频率,pll大步进是50khz,小的步进由dds来修正!在频率高端的误差大概是5hz以内(实际调试测试通过),一时就想到这些了!大家给点意见

小弟看不懂，只关心如何庆祝

恭喜！ 支持！

ad9851的板子很熟悉！

我可以提供9851和9850,谢谢这么好的套件

[quote=bg2cw/7]恭喜！ 支持！

ad9851的板子很熟悉！[/quote]
那板子就是在你那里买的啊! 我把图纸放上来大家也看看

终于出来了！！！！！！！！！！祝贺～！！！！等着你的板！！

哈哈 ，飞线太厉害了！还是立体的，矩阵！！！！

恭喜一下。

另外如果存储器空间够用，建议使用计算方式来取得dds控制字，这样做有二个好处：
1、可以软件校准基准频率。
2、pll的输出误差可以达到很小。

缺点，代码量将变大4kb左右。

建议使用tcxo做基准，不然可能可设置的频率很精确，但漂移过大而失去意义。

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恭喜一下。
另外如果存储器空间够用，建议使用计算方式来取得dds控制字，这样做有二个好处：
1、可以软件校准基准频率。
2、pll的输出误差可以达到很小。
缺点，代码量将变大4kb左右。
建议使用tcxo做基准，不然可能可设置的频率很精确，但漂移过大而失去意义。

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是用软件计算来的啊，校准应该不是问题，tcxo价格现在多少？我那天问了一个做晶体的1ppm要60元，放弃了。

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是用软件计算来的啊，校准应该不是问题，tcxo价格现在多少？我那天问了一个做晶体的1ppm要60元，放弃了。

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我的意思是直接运算，不用类似于查表这样的方式。tcxo找找旧机器上有没有吧，买是有些贵。

我自己的这个实验板没有使用tcxo,我自己有一个0.5ppm的!输出幅度小了点,推不了9851,没有弄上去用!
关于计算控制字的问题,的确是计算出来的!在pll的n越大的时候误差也开始越大了!所以整个工作范围我定在60mhz.我担心我的4个vco不能完全覆盖!

[quote=代洪波]我自己的这个实验板没有使用tcxo,我自己有一个0.5ppm的!输出幅度小了点,推不了9851,没有弄上去用!
关于计算控制字的问题,的确是计算出来的!在pll的n越大的时候误差也开始越大了!所以整个工作范围我定在60mhz.我担心我的4个vco不能完全覆盖![/quote]

n大误差大，怀疑是基准的误差造成的。可以精确测量基准，然后输入并存储到系统中，来校准输出。

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n大误差大，怀疑是基准的误差造成的。可以精确测量基准，然后输入并存储到系统中，来校准输出。

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不是的!整个控制字计算当中有很多小数部分的计算!所以n大误差也大了!好在60mhz附近还不算大!
如果用查表来产生控制字的话,那需要超过mb字节的容量啊!

太强悍了，顶一下。
搭焊和很有个性很漂亮。

[quote=代洪波]不是的!整个控制字计算当中有很多小数部分的计算!所以n大误差也大了!好在60mhz附近还不算大!
如果用查表来产生控制字的话,那需要超过mb字节的容量啊!
[/quote]

不应该有“相当多“的小数部分计算，请考虑改进算法。

祝贺老朋友实验成功!

很好，很强大，很牛逼。。。。。。。。。。。

很好，很强大，很牛逼。。。。。。。。。。。

我的一点想法，不一定对，和大家讨论一下；
如果用楼主的这种架构，而且选用比较高的鉴相频率，那么环路滤波器的带宽也要随之增加，
当然这样的锁定速度比较快，但是vco输出的相位噪声也会增加，
dds带来的小步进的意义就比较小；

但是如果用混频的方式，并且在锁定时间够快的前提下选择较小的鉴相频率，
那么可以将相位噪声控制得比较好，同时dds的控制也可以和pll分开，
编程上也应该会简单一些；

当然，楼主的这种方式也完全可以选择较低的鉴相频率工作，最终效果应该是差不多的；

但是不知道为什么，我看到的应用大多数都是用dds当作pll参考时钟的方式，
而很少见到混频的做法，这其中有什么特别的考虑吗？

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我的一点想法，不一定对，和大家讨论一下；
如果用楼主的这种架构，而且选用比较高的鉴相频率，那么环路滤波器的带宽也要随之增加，
当然这样的锁定速度比较快，但是vco输出的相位噪声也会增加，
dds带来的小步进的意义就比较小；
但是如果用混频的方式，并且在锁定时间够快的前提下选择较小的鉴相频率，
那么可以将相位噪声控制得比较好，同时dds的控制也可以和pll分开，
编程上也应该会简单一些；
当然，楼主的这种方式也完全可以选择较低的鉴相频率工作，最终效果应该是差不多的；
但是不知道为什么，我看到的应用大多数都是用dds当作pll参考时钟的方式，
而很少见到混频的做法，这其中有什么特别的考虑吗？

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最终这个信号源的成品还没有出来!等成品的出来我一定用tcxo来做标准,进行测试!
还有一个想法:虽然鉴相频率很高,但是我们可不可以把环路滤波器的截止频率做低一些呢?这样能够正常工作不?
我对混频法的一点简单见解: dds输出的杂散在一个倍频程滤波器里面是无法滤除的,那么混频出来的信号也包含了杂散生成的假信号,我想这样的后果就是容易错锁在一个频率上!有朋友对我说,杂散的输出比主频低好多个db,但是混频输出到pll的参考是用的低通滤波器,而不是调谐滤波器.一点个人意见!欢迎拍砖!

祝贺你　　　老朋友