论坛风格切换切换到宽版
  • 9566阅读
  • 87回复

最近设计的DDS+PLL取得成功!庆祝一下! [复制链接]

上一主题 下一主题
离线代洪波
发帖
4809
只看该作者 20楼 发表于: 2008-07-09
刚才通过改进已经把大环步进频率改到100khz了,这样在50mhz的误差在1hz以下,还得谢谢指点我的那个朋友哦!(最小支持10hz步进,误差0.3hz)
离线BA4II
发帖
27814
只看该作者 21楼 发表于: 2008-07-09
[quote=代洪波]刚才通过改进已经把大环步进频率改到100khz了,这样在50mhz的误差在1hz以下,还得谢谢指点我的那个朋友哦!(最小支持10hz步进,误差0.3hz)[/quote]



很好!很强大!很牛x!
望早日出成品板!!
离线一异
发帖
868
只看该作者 22楼 发表于: 2008-07-10
'
我的一点想法,不一定对,和大家讨论一下;
如果用楼主的这种架构,而且选用比较高的鉴相频率,那么环路滤波器的带宽也要随之增加,
当然这样的锁定速度比较快,但是vco输出的相位噪声也会增加,
dds带来的小步进的意义就比较小;
但是如果用混频的方式,并且在锁定时间够快的前提下选择较小的鉴相频率,
那么可以将相位噪声控制得比较好,同时dds的控制也可以和pll分开,
编程上也应该会简单一些;
当然,楼主的这种方式也完全可以选择较低的鉴相频率工作,最终效果应该是差不多的;
但是不知道为什么,我看到的应用大多数都是用dds当作pll参考时钟的方式,
而很少见到混频的做法,这其中有什么特别的考虑吗?
'

环路滤波器的带宽没有必要随鉴相频率升高而加宽,只要捕获/锁定速度足够就可以了。
锁相环的环路噪声并不取决于环路带宽的绝对值,而是与环路带宽与鉴相频率的比值相关。对于同样的环路带宽,环路滤波器输出噪声与鉴相品绿成反比。vco的相位噪声与环路滤波器的输出噪声成正比,与vco的lc谐振回路q值成反比。
离线BG7YDO
发帖
3654
只看该作者 23楼 发表于: 2008-07-10
gongxi.
离线BG8CUO
发帖
249
只看该作者 24楼 发表于: 2008-07-10
老代,你是不是要用到你的180上面哦?是不是要出套件啊?
离线BG4UVR
发帖
11289
只看该作者 25楼 发表于: 2008-07-10
我刚才把我前几天做的dds实验代码,pll实验代码,再加上前几天做的dds+pll系统频率关系分析,组合起来了,成了dds+pll系统。

系统包括红外遥控器直接数字置频界面,按位加减频率操作,最后工作频率自动存储,1602显示器,9850dds,145162pll。目前代码量7.8kb,ram使用280字节,eeprom使用4字节。

以上是纯软件实验,没有进行硬件测试(dds、ppl、显示及红外遥控的代码已经分别经过硬件测试了),不保证没有错误及不足。理论上在40米频段上使用时,本振输出的频率误差小于0.1hz(这个误差是指计算过程造成的误差,不包括参考晶体本身的频率误差)。

附件是对dds+pll系统的频率关系分析,里面包括误差情况,高手免看。excel水平有限,说明也不够详细,如果其他人可以从这个文件中找到灵感,是我最大的希望。(文件中的细节我就不进行再说明了)

祝大家在diy的过程中找到乐趣,玩得愉快~

补充说明:excel文件中的频率关系计算,硬件系统是参考kn-q8的结构的,特此说明。
本主题包含附件,请 登录 后查看, 或者 注册 成为会员
离线代洪波
发帖
4809
只看该作者 26楼 发表于: 2008-07-10
'
我刚才把我前几天做的dds实验代码,pll实验代码,再加上前几天做的dds+pll系统频率关系分析,组合起来了,成了dds+pll系统。 [表情]
系统包括红外遥控器直接数字置频界面,按位加减频率操作,最后工作频率自动存储,1602显示器,9850dds,145162pll。目前代码量7.8kb,ram使用280字节,eeprom使用4字节。
以上是纯软件实验,没有进行硬件测试(dds、ppl、显示及红外遥控的代码已经分别经过硬件测试了),不保证没有错误及不足。理论上在40米频段上使用时,本振输出的频率误差小于0.1hz(这个误差是指计算过程造成的误差,不包括参考晶体本身的频率误差)。
附件是对dds+pll系统的频率关系分析,里面包括误差情况,高手免看。excel水平有限,说明也不够详细,如果其他人可以从这个文件中找到灵感,是我最大的希望。(文件中的细节我就不进行再说明了)
祝大家在diy的过程中找到乐趣,玩得愉快~ [表情]
补充说明:excel文件中的频率关系计算,硬件系统是参考kn-q8的结构的,特此说明。
'
楼上的公式很强大!貌似pll的步进频率低了一些,只有1khz???
离线BG4UVR
发帖
11289
只看该作者 27楼 发表于: 2008-07-10
[quote=代洪波]楼上的公式很强大!貌似pll的步进频率低了一些,只有1khz???[/quote]

里面的数据是我测试时填写的,看颜色说明,这些可以更改。
离线代洪波
发帖
4809
只看该作者 28楼 发表于: 2008-07-10
'
老代,你是不是要用到你的180上面哦?是不是要出套件啊?
'
是准备出套件的!并且我自己买了2台180也等着这个板子来改啊!已经做了一些前期准备!现在等电路板出来进行测试!
离线代洪波
发帖
4809
只看该作者 29楼 发表于: 2008-07-10
'
里面的数据是我测试时填写的,看颜色说明,这些可以更改。
'
昨天晚上也和几个朋友聊了关于环路带宽的问题,虽然我做的这个系统的大环是100khz,但是环路截止频率完全可以设计在5khz或者10khz,那样也不影响pll的锁定时间!
离线BG8CUO
发帖
249
只看该作者 30楼 发表于: 2008-07-10
[quote=代洪波]是准备出套件的!并且我自己买了2台180也等着这个板子来改啊!已经做了一些前期准备!现在等电路板出来进行测试![/quote]
上次晚了一步哦!现在在看哪还有卖180的去搞个,在来弄个你的套件,呵呵!
离线代洪波
发帖
4809
只看该作者 31楼 发表于: 2008-07-10
'
上次晚了一步哦!现在在看哪还有卖180的去搞个,在来弄个你的套件,呵呵!
[表情]
'
我也是好不容易买了2台,手头紧张,不然买4台!
离线BG3FK
发帖
1421
只看该作者 32楼 发表于: 2008-07-10
[quote=代洪波]我也是好不容易买了2台,手头紧张,不然买4台! [/quote]
祝贺老代dds+pll实验成功
离线代洪波
发帖
4809
只看该作者 33楼 发表于: 2008-07-10
'
祝贺老代dds+pll实验成功 [表情]
'
祝贺还太早!虽然基本形式出来了!但是还有很多问题没有测试的!比如幅度是否均匀,4个vco切换以后是否能够稳定锁住,高段的误差,相位噪音,现在就等板子出来测试了
离线bd4igh
发帖
4250
只看该作者 34楼 发表于: 2008-07-11
[quote=代洪波]祝贺还太早!虽然基本形式出来了!但是还有很多问题没有测试的!比如幅度是否均匀,4个vco切换以后是否能够稳定锁住,高段的误差,相位噪音,现在就等板子出来测试了[/quote]
多弄几个波段。
离线机器懒猫
发帖
2350
只看该作者 35楼 发表于: 2008-07-11
'
祝贺老代dds+pll实验成功 [表情]
'
这老代嘴上都还没长毛毛呢
离线lxy
发帖
1999
只看该作者 36楼 发表于: 2008-07-11
[quote=代洪波]祝贺还太早!虽然基本形式出来了!但是还有很多问题没有测试的!比如幅度是否均匀,4个vco切换以后是否能够稳定锁住,高段的误差,相位噪音,现在就等板子出来测试了[/quote]

问一下,一个vco可以覆盖40-50mh这个频段吗?
离线BA6QH/QRP
发帖
11558
只看该作者 37楼 发表于: 2008-07-11
'
多弄几个波段。
'
非常赞成!
离线代洪波
发帖
4809
只看该作者 38楼 发表于: 2008-07-11
'
问一下,一个vco可以覆盖40-50mh这个频段吗?
'
40-50应该没有问题!
离线代洪波
发帖
4809
只看该作者 39楼 发表于: 2008-07-11
[quote=机器懒猫]这老代嘴上都还没长毛毛呢[/quote]
比起你是少了那么一点