谁能画几个双环PLL的例子方框图供我等学习 [复制链接]

pll，如何实现低噪音的小步进

同样有兴趣

http://www.hellocq.net/forum/attachment.php?attachmentid=280745&stc=1

http://www.mwrf.com/files/30/16645/figure_02.gif

这里有一个，频率不合适，但原理类似

mc145152，mc145151这样的，鉴相频率1k，步进1k，噪音很厉害了吗？能用在ssb上吗？

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这里有一个，频率不合适，但原理类似

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嗯，鞥，总结一下，用小环产生的频率，去改变大环的鉴相频率？

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嗯，鞥，总结一下，用小环产生的频率，去改变大环的鉴相频率？

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上图没有使用可变分频器同典型的pll有区别. 频率变化不好实现.

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http://www.hellocq.net/forum/attachment.php?attachmentid=280745&stc=1

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周老师，这个能否举个例子，标上数字，然后加以说明，让我等文盲看得懂

比如做一个30-36兆的，输出最小步进是100hz

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mc145152，mc145151这样的，鉴相频率1k，步进1k，噪音很厉害了吗？能用在ssb上吗？

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ssb 电台 xd-d2b 鉴相频率1k,步进1k 用过后感觉效果还可以.
买台xd-d2b 用用就有体会了.

xd-d2b电路有吗？他是单环的？是不是有特殊工艺保证？

周老师，你的图我改动了一下，这样理解是否正确？

小环的vco输出到分频，分频的结果是100hz，那么最终输出的步进就是100hz。

参考ft-80c的电路框图. ft-80c很经典.
和上图很接近.

100hz是不可取的，滤波器的时间常数太大，捕获时间长，操音大，输出步进，于分频比不是一个概念，要想取得小的步进，在元器件固定的情况下，就是提高vco的频率，或者提高固定晶体的频率，
现在的高速原件，一班都是外部接个频率低的晶体，内部在n倍频，有的可以到几百兆，pll电路原理应该不难了解，难的是调试，关键是滤波器的时间常数如何选取，vco在开环的时候不能飘的太多，变容二极管的线性是否于vco匹配，等等因素，一班的人是很难搞稳定，实验大部分人都可以实验成功，做产品就有难度，不然这么多年，有几个人真正搞定的，

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100hz是不可取的，滤波器的时间常数太大，捕获时间长，操音大，输出步进，于分频比不是一个概念，要想取得小的步进，在元器件固定的情况下，就是提高vco的频率，或者提高固定晶体的频率，
现在的高速原件，一班都是外部接个频率低的晶体，内部在n倍频，有的可以到几百兆，pll电路原理应该不难了解，难的是调试，关键是滤波器的时间常数如何选取，vco在开环的时候不能飘的太多，变容二极管的线性是否于vco匹配，等等因素，一班的人是很难搞稳定，实验大部分人都可以实验成功，做产品就有难度，不然这么多年，有几个人真正搞定的，

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你是说单环不能取鉴相100hz？

8楼图自学不通，再请周老师

2米设备，一共有3环

图不是我发的,请参考这个帖子
http://www.hellocq.net/forum/showthread-t-176652&highlight=%cb%ab%bb%b7pll.打算做一个双环pll,步进频率100hz.html

两环的关系请参考这个帖子:
http://www.hellocq.net/forum/showthread-t-160257&highlight=%cb%ab%bb%b7pll.双环锁相环，两个环是什么关系？.html

原理:
http://www.hellocq.net/forum/attachment.php?attachmentid=246412&stc=1