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考虑过用dds的但dds芯片不好找呀!!我觉得用dds有点夸张了,而且比较费电。
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dds也不一定费电,主时钟频率低时就很好.比如用较低的频率做主时钟,然后输出较低的频率做pll的参考频率.(严格设计滤波器,不然相噪很大.)这样在vco相噪特性很好的情况下能以很小的步进调整输出频率,但是鉴相器的工作频率还是蛮高的,所以不会降低锁相速度(通过调整dds的输出来做小步进调整). 还有一个方案,就是用dds做环路的分频器.这样也可以在不降低鉴相器鉴相频率的时候提供很小的步进调整.这个也是adi的推荐方案.在输出频率不超过dds主时钟频率的时候适用.