关于DDS的相位噪声和杂散 [复制链接]

研究了一阵子dds，彻底晕菜了，关于这个东西的相位噪声，我都不知道该信哪个了。
看了论坛上的讨论，都是说dds的相位噪声比pll高，而我在查阅了大量相关资料后，得到的是下面的一些东西，恩，说真的，我很迷惑，晕了。
1.dds的输出相噪相对参考时钟的相噪有一定改善，其值为-20log(fr/fo)db
fr是参考频率，fo是dds输出频率，以ad9954来讲，如果参考频率为400mhz，输出频率在最大输出160mhz的时候，相噪比参考时钟改善了大约-8db。而pll是将自己的参考时钟的相噪进行倍数放大。
2.dds的内部数字电路会使输入时钟的相噪恶化，这个恶化因子最坏的情况为10db(我不知道这个值怎么来的，书上是这么讲的)
那么通过以上结论可以得出，dds即使在输出最高允许频率的情况下，最糟糕的工作情况下，相噪也仅仅是恶化了2db（dds输出最高频率一般为参考频率的40%，按照这个值算出的最高频率下相噪的改善恒定为-8db，抵消最大10db的相噪恶化），那么只要保证dds的输出频率在参考频率的30%以下，相噪就不会恶化，频率更低的时候，相噪还会被改善。

如此一来，如果我们用pll作为dds的参考时钟源，那么只要保证dds的输出频率低于这个参考的30%，那么我们就能得到相噪优于这个pll时钟源的输出。而这个作为参考时钟的pll，只需要做成定频的，实现起来要容易些。
由此可见，pll一般是当做倍频器使用，它将相噪放大了，增益是20倍的倍频比的对数，而dds是做分频器使用，相噪被降低了，这个负增益值就是20倍的分频比的对数。

那么，为什么用dds做本振效果那么差呢，我觉得根本原因不是相噪的问题，因为如果按照上面所将，把一个低时钟先用pll倍上去，然后输入dds分频成低频率，那么最初的时钟源的相噪其实是转了个圈，没受什么影响，而pll器件和dds器件的自身相噪是比较低的（比如lmx2306是-210db/hz，ad9954不使用内部pll时dac输出相噪是-130db/hz）。

而对dds性能影响更大的一个因素是杂散，它导致了dds输出频谱不如pll纯净。杂散取决于很多因素，相位累加器的截断误差，相位幅度转换误差，dac输出误差和dac非线性误差，另外还有参考时钟引入的杂散。对于前面4种杂散，主要取决于dds芯片的性能，你用ad9954和ad9851得到的结果差别很大，而参考时钟引入的杂散会被dds内部pll放大n倍，n为内部倍频，换算成分贝就是20logndb，这和相噪的恶化量是相同的（ad9954使用内部20倍频和不用倍频相噪相差约26db，刚好是20log20db）。正是由于对杂散的处理没有做好，是导致dds信号质量差的主要原因，另外就是不能使用内部倍频。

因此，在使用dds的时候，如果用了内部pll倍频，那么输入时钟的相噪和杂散将被放大相同的倍数。在座诸位在使用dds的时候是不是都是用外部低频率时钟+内部倍频？方便是方便了，但是效果其差。另外，dds的大部分杂散出现在fr-fo,fr+fo,2fr-fo,2fr+fo,3fr-fo等这些序列的频率上，如果输出频率保持在fr的30%或40%以内的话，这些主要杂散频率是很容易被lpf滤掉的，那么在座各位在用dds做输出的时候，是否做了良好的低通滤波。如果这些都做好了，那么dds的杂散会降低很多。

最后一点就是dds的pcb布线，我看了论坛上很多大师布的dds板，只能说能用，但并不能完全发挥dds的性能，如果这样布，根本达不到数据手册给的各种参数，不用4层板，2层就够了，如果认真考虑了pcb的噪声干扰和emi问题，性能上质的提高不是空谈。不说别的，就光是一个mcu，对模拟输出的影响就非常大。干扰并不是靠屏蔽就能解决的，有时候屏蔽也解决不了，最根本的还是良好的pcb布局。

所以，我得到的结论就是
dds作为这几年新出现的频率合成技术，由于其方便和易用受到欢迎，虽然dds由于自身原理上的原因，存在一些性能上的问题，但是，作为业余diy，是完全可以满足中端需求的。之所以引来很多人的诟病，是因为很多人对dds了解的还不够透彻，在dds的使用上还存在误区。现在高性能dds的价格也下来了，如果正确的使用过了ad9954，你还会因为ad9851这样的东西的缺点而对dds嗤之以鼻吗。虽然相比pll系统，dds在价格上还没有什么优势，但是如果你用pll来实现同样频率调节精度的系统，要付出的就不仅仅是钱的问题了吧。

以上乱喷，高手尽管拍。

有点乱，但基本上没问题

dds还是很好用的，方正我更喜欢dds

好文章。
樓主可以再發表一下 "利用dds做參考源，控制pll做本振" 這種方案的高見嗎？

好文章，good！

恩看完了，有关ad9954使用内部倍频器   的部分解去了我的一些疑问
我准备用adf4360-8（手头上有）输出400mhz 参考 给ad9954
来实现2fsk 、psk 调制 我在研究所上班 希望没任务的时候弄这个（最近忙）
楼主有空交流啊，发站内信或 ：muqingwei@126.com
:)

楼主说的，俺基本都认可。但我想，目前就dds的水平，输出的频谱纯净度还是不如分立vco 。另外价格上我想还有点高吧。

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楼主说的，俺基本都认可。但我想，目前就dds的水平，输出的频谱纯净度还是不如分立vco 。另外价格上我想还有点高吧。

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价格是高点，但各有各的特点嘛，但是调试容易啊，省了多少事，pll能很容易做到小步进吗，能很容易做到宽频段吗，不能吧，至于频谱的问题，我做过实验，虽然和pll有一定的差距，但不是大家想的那么恐怖，不是那么不可接受，关键是看处理是否得当，你不能要求dds的输出在不做任何处理的情况下就达到很理想的效果吧，拜托，dds是个数字系统，而且是个开环系统，而pll正好相反，基本没有可比性，如果你把dds的输出用带通限制在一个普通单环pll的输出范围内，你再看看频谱是不是还是那么差，我所表达的一个意思就是大多数人的dds效果不理想主要还是因为使用方法上没有做到优化。我上面也说了，做好了的话满足中端需求是不成问题的，当然只是中端，要求高的场合我可没说可以胜任

抄收！学习！

刚才又看了一下，发现一个问题：
dds的相位累加器其实没有截断误差，有截断误差的是波表-da转换器

pll也有杂散的问题，不过明显的只有一对边带

下面这个是dds=>pll做的小步进合成，极限为10hz步进
即利用原来自己做的minidds与pll做1000倍频
性能不容乐观
用跟踪的环效果比较好

有利有弊。。。。

好文章,人们根据放大器的噪声系数远低于混频器,并科学的计算,加装高放,但是没有高放,信号经过低通滤波器和分段带通滤波器后直接进入肖特基二极管混频器的wj-8718的仪器测试限噪灵敏度和实际接收表现却是很多安装了前置高放的三万人民币以下的绝大多数日本收信机或者电台汗颜,更不用说diy作品了

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好文章,人们根据放大器的噪声系数远低于混频器,并科学的计算,加装高放,但是没有高放,信号经过低通滤波器和分段带通滤波器后直接进入肖特基二极管混频器的wj-8718的仪器测试限噪灵敏度和实际接收表现却是很多安装了前置高放的三万人民币以下的绝大多数日本收信机或者电台汗颜,更不用说diy作品了

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那是因为考虑得不够全面，毕竟nf不能代表全部的东西
说dds杂散很大，也要看具体的电路
有的dds已经有sigma-delta电路了，靠牺牲相噪来提高杂散性能。