PLL单环实现小步进，有什么矛盾？ [复制链接]

比如单环pll，输出60多兆，鉴相频率是100hz，会有什么矛盾？
是噪音很大？还是锁相范围很小？还是锁定时间很长？

原件的分频次数是有限的，最小步进也是有限的，不可能无限的小，

你没有办法做到那么低频率的鉴相器，还有环路滤波器的设计也很有挑战，锁定时间也是一个很大的问题，锁定时间直接和鉴相频率相关的，还有就是楼上说的分频的限制，其实做双环也不复杂啊，要不就用da，去控制接在晶体两边的变容管，完成细调

楼上留步，一般的鉴相器的工作范围是多少？比如4046和mc145151这样的.
环路滤波器的带宽是不是要做很小？

输出60多m 还是0-60m 这个是关键

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比如单环pll，输出60多兆，鉴相频率是100hz，会有什么矛盾？
是噪音很大？还是锁相范围很小？还是锁定时间很长？

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噪声大，锁定时间长。

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输出60多m 还是0-60m 这个是关键

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确切的说是50-70兆这个范围。