锁相环芯片使用方波做参考时钟的疑问 [复制链接]

pll芯片的参考时钟如果是一个jitter很小的，占空比为50％的方波信号，会对pll的输出信号的相噪或杂散有影响么？印象中锁相芯片采用的分频器、鉴相器都是数字的，那参考时钟进入芯片后应该也会通过比较器转换成方波。所以我对使用方波直接做参考时钟会不会影响输出信号质量有了疑问。自己没有仪器试验，望大虾帮忙解答～

没有影响的。
像4046的pd2，就是用触发器弄的。
就算是圆的进去，出来也是方的。

模拟乘法器锁相环除外。

[quote=小比尔/5]没有影响的。
像4046的pd2，就是用触发器弄的。
就算是圆的进去，出来也是方的。

模拟乘法器锁相环除外。[/quote]

恩，我也是这么想的，苦于一直没有仪器实践一下。

找一本关于锁相环的书来仔细看看就明白了，不明白原理想也是瞎想！