再咨询个PLL的问题. [复制链接]

做一个942.5MHz 的时钟信号测试板, 用PLL+VCO..






PLL用的MB15E03, 对于这种不需要调整信号的PLL电路,为了提高相噪水平, 鉴频频率尽可能选择高, 环路带宽尽可能高, 对吗?
鉴相频率设置的是100KHz , 受芯片限制, 高不上去了.
实际测量图:


在50MHZ-1.5GHz的范围内, 输出似乎是干净的.
后面接了一个EPCOS的B4121声表, 信号反而不干净了.


然后是目标信号;


SPAN 为500KHz,VBW和RBW均为100Hz, 感觉噪音还是很大啊. 环路调试了半天就是降不下去. 老习惯, 发来求指点, 先谢了. :)

不用ADF芯片？

BG7TBL:不用ADF芯片？ (2018-01-08 08:30) 

手头正好还有MB15E03就用了.  :)

Q 鉴频频率尽可能选择高, 环路带宽尽可能高, 对吗?

A:不是鉴相频率越高越好,是参数要匹配。仅个人观点。

在鉴相器环路带宽之外的相位噪声是VCO自身带来的，调整环路是没有办法压下去的

在不需要调制信号功能的时候, PLL的低通滤波器设计遵循什么原则呢?

继续折腾, 今天单独测试了一下VCO, 为避免电源噪音影响, 用的电池. VCO控制端接地. 如图.







输出频率约909MHz, 二次谐波-3dB左右.






不知道这样测量VCO本身的噪音方法对吗? 这是款成品VCO, 厂家标称的 相位噪声(C/N):  100KHz ≦ – 120 dBc/Hz

刚看了下N1996A的指标，-92dBc @100KHz offset, 1GHz。目前从屏幕上都出100kHz offset下的相位噪声是-78-(-8.46)-20=-89.5dBc/Hz 接近仪器的限了，所以这个图不说明什么问题。这个VCO的指标已经优于这台频谱仪了。

相位噪声不好测，一般得用上Signal Source Analyzer

child@BY1QH:刚看了下N1996A的指标，-92dBc @100KHz offset, 1GHz。目前从屏幕上都出100kHz offset下的相位噪声是-78-(-8.46)-20=-89.5dBc/Hz 接近仪器的限了，所以这个图不说明什么问题。这个VCO的指标已经优于这台频谱仪了。 .. (2018-01-08 22:14) 

谢谢...有道理。
确实还没有注意到N1996A的相噪水平这么差，
Phase noise -85 dBc at 10 kHz offset (500 MHz to 2.5 GHz, typical)
这款频谱仪确实不好，好像是安捷伦在中国开发的一款不成功的低端产品。
明天试试我那老的MS2602A看看。–120 dBc/Hz  100kHz offset

child@BY1QH:
刚看了下N1996A的指标，-92dBc @100KHz offset, 1GHz。目前从屏幕上都出100kHz offset下的相位噪声是-78-(-8.46)-20=-89.5dBc/Hz 接近仪器的限了，所以这个图不说明什么问题。这个VCO的指标已经优于这台频谱仪了。
相位噪声不好测，一般得用上Signal Source Analyzer

刚试了用MS2602A测, 100KHz offset处有-101dBc/Hz .试着看能否把频谱上那个100KHz的鉴相信号干掉.

环路增益，环路带宽

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