论坛风格切换切换到宽版
  • 1171阅读
  • 2回复

设计个1GHz定频率输出的PLL做时钟,鉴相频率,LPF带宽应怎么设置才有利相噪? [复制链接]

上一主题 下一主题
离线bd7bq
 
发帖
1491
只看楼主 倒序阅读 0楼 发表于: 2021-01-19
如题,求教. 谢谢!
BD7BQ 徐征宇
湖南长沙
E-Mail:bd7bq@126.com
QQ:830472
离线yuhang
发帖
1803
只看该作者 1楼 发表于: 2021-01-22
选择时钟源和1GHz的VCO的相噪曲线交点就行
QQ 183442922
Mobile phone 一八八零一二八⑦②⑨⑥
E-MAIL yuhang1984@yeah.net
My-Web:http://hfdy.taobao.com
离线bd7bq
发帖
1491
只看该作者 2楼 发表于: 2021-01-25
回 yuhang 的帖子
yuhang:选择时钟源和1GHz的VCO的相噪曲线交点就行 (2021-01-22 23:21) 

时钟源的相噪曲线是晶振固有的, VCO的相噪特性应该也是器件固有的,只能是去做硬件上的匹配对吧?
想请教这种固定频率不需要调制的PLL, 其鉴相频率选多大好呢? 低通滤波器的截止频率又该选多少合适? 有利于抑制杂散提高噪音指标.
谢谢!
BD7BQ 徐征宇
湖南长沙
E-Mail:bd7bq@126.com
QQ:830472