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求助verilog里变量多重操作办法 [复制链接]

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离线永远的FM
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只看楼主 倒序阅读 0楼 发表于: 2013-02-27
在一个always循环里有一个变量count，需要3个驱动条件：
clr_a,clr_b,clk
程序要实现功能如下：
其中clr_a是上升沿到来时清除count；
clr_b是等于1时清除count；
当clk上升沿来到时count值加1。
这样一个简单程序我是想破头都想不出来该怎么实现。求助各位高手！
BH7JUO 邱工 广东 珠海
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离线child@BY1QH
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只看该作者 1楼 发表于: 2013-04-25
verilog一般用于描述和综合同步时序电路。你这个不是。
如果要是仿真的话，可以使用用户自定义原语（UDP），用table来描述电路的行为。但是这种描述很难综合成电路。
BG1NAL(2005-2009), BD1NAL(2009-2014)，BG1NAL(2016-)，AG5JX(2017-)
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离线XLDZZ
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只看该作者 2楼 发表于: 2013-12-09
你的思路错了吧
还是c的思路啊 你这种思路会造成多驱动源的毛病
而且 属于异步时钟 跨时钟域设计 异步设计很不稳定

如果 换成其他会好很多

你可以先说说你的要求 比如速度 时序精度要求等参数

我可以帮你写个参考
[ 此帖被XLDZZ在2013-12-09 21:46重新编辑 ]
新手 请多指教
E-mail:xldzz@163.com
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离线肖高发
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只看该作者 3楼 发表于: 2014-05-27
试一下能否发帖。
这个问题楼主还关心吗？
这个是异步清零，上升沿同步清零，上升沿加1.
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