PLL环路滤波器设计的难题！ [复制链接]

最近在设计一款10m段的pll，整个电路图见附件，硬件和软件都已完成了大部分的工作，上示波器出来的波形大体良好。现在在进行环路滤波器调试中遇到了很头痛的问题，那就是环路滤波器无法把鉴相频率成分很好滤除，1k的鉴相频率调制vco，用接收机测试vco输出，听到烦人的1k调制声 ，现在耳边都是嗡嗡声 。

环路滤波器的元件参数原先参照几份资料，包括c150图纸，效果都不太理想。后用national的easypll在线仿真出r2/r3/c1/c2/c3的参数，效果都不好，不知哪位朋友有好的建议。

本pll一些设计设想
方案：pic16f628a（mcu）+mb1504(pll)+mc1648d/mc12148(vco)+lcd1602+旋转式编码器
功能：
1.vco输出28m-43m，鉴相频率1k，步进1k/5k/10k/100k可选，输出信号200mv。
2.一只带开关的旋转编码器完成频率显示/频道显示，频率增减/频道增减，频率步进1k/5k/10k/100k设定，加减中频任意设定，保存频率到任意频道。
3.mcu中ee可储存50个频道，关机储存当前工作状态。
4.rx/tx输出，外部调制信号(调频)输入，锁定指示。

一些图片~~~~

一些图片~~~~~

一些图片~~~~~~

感觉r2,12k太大了!把c22改为10uf,r2改为470欧试一试.

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感觉r2,12k太大了!把c22改为10uf,r2改为470欧试一试.

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这两个数值是其它资料的典型值，我也试过，甚至用精密电位器调过，都无法滤除干净，图中的数值是根据easypll仿真出来的。

测试了vco的频率增益了么,计算lpf还得配合vco的特性

供参考：

是不是ＶＣＯ的输入阻抗小了？反正ＶＣＯ的压控端越高阻越好。有时候是ＶＣＯ振荡太强，变容管处于正向导通状态，结果短路了环路的低通网络，：）。

再补：也可以去掉Ｄ１和Ｄ２试试。有些书里说这样可以加速锁定，其实不一定，那是假定检相器是个线性电路并仿真的结果，实际上我们用的都是触发器型的，它输出的是类似ＰＷＭ的脉冲，所以这个法子恐有问题。

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供参考：
是不是ＶＣＯ的输入阻抗小了？反正ＶＣＯ的压控端越高阻越好。有时候是ＶＣＯ振荡太强，变容管处于正向导通状态，结果短路了环路的低通网络，：）。
再补：也可以去掉Ｄ１和Ｄ２试试。有些书里说这样可以加速锁定，其实不一定，那是假定检相器是个线性电路并仿真的结果，实际上我们用的都是触发器型的，它输出的是类似ＰＷＭ的脉冲，所以这个法子恐有问题。

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谢谢答复！
输入阻抗不会小吧，是手册上典型应用电路啊，d1和d2今天下午也去掉了，并无改善。

建议在1648输出到1504的fin间加一级缓冲，1khz的参考信号有可能从1504的fin端口泄露到vco中了。供参考。

我的。参考下。1khz，直接mb1504输出。关键参数用adisimpll3.0计算得到。

[quote=永远的fm]我的。参考下。1khz，直接mb1504输出。关键参数用adisimpll3.0计算得到。[/quote]
非常感谢！等会我试试。

用了以上数据情况还没什么改善。

目前我发现效果最好的参数是：
r1=1k/r2=2k/r3=10k，c2=10uf/c3=104，c1、d1和d2去掉不用，1k的蜂鸣声已很小，但似乎响应速度有点滞后，也就是更换频率后的瞬间蜂鸣声较大，但嗡的一声后很快又平静了，还有有时会失锁，不知又是什么原因。

关注，希望能出套件或者成品。混频最好能做到1.8mhz~30mhz

继续给你添乱，:)

嗡一声又平静是正常的，这是环路捕捉过程中的一种表现。偶尔失锁可能是环路的低通滤波器相位裕度有点问题，需要用仿真软件仔细跑跑。

跟踪慢也是正常的，因为检相的频率就只有1khz，大约100ms之内环路能稳住就已经很理想了，否则有可能增加嗡声。

还有vco的覆盖范围也不要太宽，总之这个环路的增益是不低了，如能把检相品率升到10khz会更好，但估计不合您的设计初衷，:)。就这些。

解决这个问题基本上只有两个可能的改进方向：
1.减小环路带宽，这样做带来的后果是锁定时间变长。
2.增加鉴相频率，但这受制于电路结构和频率分辨率。

另外，采用不同的鉴相器效果也不同。对于数字电路构成的鉴相器，最好采用双触发器构成的那种鉴相器，这中鉴相器在大多数情况下比异或门鉴相器输出噪声小。

信号到1504加个放大,,信号弱也会叫

支持淡老师,等您成功后盼公布资料