锁相环 [复制链接]

请问锁相环里的鉴相器能识别的最小频率是多少，1赫兹可以吗，最近在想dds+pll

dds+pll电路实现1hz步进是怎麽计dds和pll控制字

shl:dds+pll电路实现1hz步进是怎麽计dds和pll控制字 (2012-07-30 18:08) 

1Hz 估计做不到， f_out = (B/A + N)* f_ref 。  计算应该很简单吧。

BG6KHC:1Hz 估计做不到， f_out = (B/A + N)* f_ref 。  计算应该很简单吧。 (2012-07-30 18:52) 

有的设备利用dds+pll做本振，步进可以到1hz，所以很不理解

混频    。。。。。  

f_out ={ (B/A + N)* f_ref }  +Fdds     这是一种方法。
    

BH7KQK:混频    。。。。。    (2012-07-30 20:47) 

不是混频，是把dds产生的频率作为参考频率送到pll芯片，例如145151的27脚oscin

你看下双环锁相。

不是混频，是把dds产生的频率作为参考频率送到pll芯片，例如145151的27脚oscin

shl:不是混频，是把dds产生的频率作为参考频率送到pll芯片，例如145151的27脚oscin (2012-07-30 21:01) 

相当于将PLL作为DDS的滤波器，1Hz的步进都是DDS产生的。

即使作为滤波器dds信号也要在锁相环鉴相器里和vco的信号鉴相吧，那如果dds频率有1hz的改变，vco会相应的有1hz变化吗（假设分频数N和R相同）

即使作为滤波器dds信号也要在锁相环鉴相器里和vco的信号鉴相吧，那如果dds频率有1hz的改变，vco会相应的有1hz变化吗（假设分频数N和R相同）

即使作为滤波器dds信号也要在锁相环鉴相器里和vco的信号鉴相吧，那如果dds频率有1hz的改变，vco会相应的有1hz变化吗（假设分频数N和R相同）

ADI高端的DDS都带PLL

yuhang:ADI高端的DDS都带PLL (2012-07-30 21:21) 

我看一个接收机的本振就是用ad9850和mc145146组成步进1赫兹的41.4-71.4mhz本振，正好手边有这几个器件，想做个类似的

小步进好办，杂散才叫头疼！

用pll给dds倍频，10倍的话，dds以0.1hz步进就是

shl:即使作为滤波器dds信号也要在锁相环鉴相器里和vco的信号鉴相吧，那如果dds频率有1hz的改变，vco会相应的有1hz变化吗（假设分频数N和R相同） (2012-07-30 21:18) 

应该会有相应的1Hz变化，否者PLL还是没有锁定。你考虑的应该是PLL的抖动问题，如果PLL输出的信号本身就以几Hz的偏差在随机抖动，那么用DDS的1Hz变化是没有意义的。

shl:我看一个接收机的本振就是用ad9850和mc145146组成步进1赫兹的41.4-71.4mhz本振，正好手边有这几个器件，想做个类似的 (2012-07-30 21:34) 

话说PLL输出41.4-71.4这么宽的范围还是有些难度的吧。

bravoradio:话说PLL输出41.4-71.4这么宽的范围还是有些难度的吧。 (2012-07-31 22:41) 

回头试试，那麽宽vco是分段的，